Çip tasarımı, her ülkenin geliştirme önceliklerinden biridir ve Çin'in yonga tasarım endüstrisini genişletmek, ülkemin yabancı yongalara bağımlılığını azaltmaya yardımcı olacaktır. Önceki makalelerde, editör bir keresinde çip tasarımının ileri ve geri akışını ve çip tasarımının olasılıklarını tanıttı. Bu makalede, editör size gerçek yonga tasarımı bölümünü tanıtacak - RFID yonga tasarımında saat ağacı güç tüketiminin optimizasyonu ve gerçekleştirilmesi.
1 Bakış
UHF RFID, bir UHF radyo frekansı tanımlama etiketi çipidir. Çip, pasif bir güç kaynağı modunu benimser: taşıyıcı enerjiyi aldıktan sonra, RF ön uç birimi, tüm çipin çalışmasını sağlamak için bir Vdd güç sinyali üretir. Güç kaynağı sisteminin sınırlamaları nedeniyle, çip büyük bir akım sürücüsü üretemez, bu nedenle düşük güç tasarımı çip geliştirme sürecinde büyük bir atılım haline geldi. Dijital devre parçasının mümkün olduğunca az güç tüketmesini sağlamak için, dijital mantık devre tasarım sürecinde, sistem yapısını basitleştirmenin yanı sıra (basit işlevler, yalnızca kodlama modülünü, kod çözme modülünü, rastgele sayı oluşturma modülünü, saati içerir) , sıfırlama modülü, bellek kontrol ünitesi ve genel kontrol modülünün yanı sıra, bazı devrelerin tasarımında asenkron devre tasarımı benimsenmiştir. Bu süreçte, saat ağacının dijital mantığın güç tüketiminin büyük bir kısmını (yaklaşık% 30 veya daha fazla) tüketmesi nedeniyle, saat ağacının güç tüketiminin azaltılmasının da güç tüketiminin azalmasına dönüştüğünü gördük. dijital mantık ve tüm etiket çipinin gücü. Tüketim için önemli bir adım.
2 Çip güç bileşimi ve güç tüketimini azaltma yöntemleri
2.1 Güç tüketiminin bileşimi
Şekil 1 Çip güç tüketiminin bileşimi
Dinamik güç tüketimi, esas olarak, bu tasarımın güç tüketiminin ana bileşenleri olan kısa devre güç tüketimini ve tersine çeviren güç tüketimini içerir. Kısa devre güç tüketimi, P tüpünün neden olduğu anlık kısa devre ve N tüpünün cihazda belirli bir anda açılmasıyla oluşan dahili güç tüketimidir. Devir gücü tüketimi, CMOS cihazının çıkışındaki yük kapasitansının şarj edilmesi ve deşarj olmasından kaynaklanır. Kaçak güç tüketimi, temelde eşik altı sızıntı ve geçit sızıntısının neden olduğu güç tüketimini içerir.
Bugün, güç tüketiminin en önemli iki kaynağı: kapasite dönüşümü ve eşik altı kaçaktır.
2.2 Güç tüketimini azaltmak için ana yöntemler
Şekil 2 Çip güç tüketimini azaltmanın ana yöntemleri
2.2.1 Güç kaynağı voltajı Vdd'yi azaltın
Voltaj Adası: Farklı modüller farklı güç kaynağı voltajları kullanır.
Çok Seviyeli Voltaj Ölçeklendirme: Aynı modülde birden fazla voltaj kaynağı vardır. Farklı uygulamalara göre bu voltaj kaynakları arasında geçiş yapın.
Dinamik Gerilim Frekans Ölçeklendirme: Gerilimi her bir modülün çalışma frekansına göre dinamik olarak ayarlayan "çok seviyeli gerilim ayarı" nın yükseltilmiş versiyonu.
AdapTIve Voltage Scaling: Gerilimi uyarlamalı olarak ayarlamak için devre davranışını izleyebilen bir geri besleme devresi kullanan yükseltilmiş bir DVFS sürümü.
Eşik altı devre (tasarım daha zordur ve hala akademik araştırma kapsamında kalır)
2.2.2 Frekans f ve devir hızı A'yı azaltın
Kod optimizasyonu (ortak faktörlerin çıkarılması, kaynak yeniden kullanımı, işlenen izolasyonu, en yüksek güç tüketimini azaltmak için seri çalışma, vb.)
Kapılı saat
Çok saatli strateji
2.2.3 Yük kapasitansını (CL) ve transistör boyutunu (Wmos) azaltın
Sıralı birimleri azaltın
Talaş alanı ve ölçek küçültme
Süreç yükseltme
2.2.4 Ileak kaçak akımı azaltın
Kontrol eşik voltajı (Eşik Voltajı) (eşik voltajı ↑ kaçak akım ↓ MTCMOS, VTCMOS, DTCMOS kullanılıyorsa)
Kapı voltajını (Kapı Voltajı) kontrol edin (kaçak akımı kontrol etmek için kapı kaynağı voltajını kontrol ederek)
Transistör Yığını (yedekli transistörleri seri olarak bağlayın, kaçak akımı azaltmak için direnci artırın)
Geçitli güç kaynağı (Güç gaTıng veya PSO) (modül çalışmadığında, kaçak akımı etkili bir şekilde azaltmak için gücü kapatın)
3 RFID çipinde saat ağacı güç tüketiminin optimizasyonu
Çip çalışırken, güç tüketiminin büyük bir kısmı saat ağının dönüşümünden kaynaklanmaktadır. Saat ağı büyükse, bu parçanın neden olduğu güç kaybı çok büyük olacaktır. Birçok düşük güç teknolojisi arasında, geçitli saat, çevirme güç tüketimi ve dahili güç tüketimi üzerinde en güçlü kısıtlama etkisine sahiptir. Bu tasarımda, çok seviyeli kapılı saat teknolojisi ile özel bir saat ağacı optimizasyon stratejisinin birleşimi, güç tüketiminin büyük bir bölümünü korur. Bu proje, mantık tasarımında güç tüketimi için çeşitli optimizasyon stratejileri kullandı ve arka uç sentezinde ve fiziksel tasarımda bazı yöntemler denedi. Ön ve arka uçlarda çeşitli güç optimizasyonu ve yinelemeler yoluyla mantık kodu tasarımı ve minimum güç tüketimi bulundu Entegre yaklaşım.
4.1 RTL aşamasında manuel olarak saat geçitleme ekleme
Şekil 3 Kapılı saatin şematik diyagramı
modül data_reg (En, Veri, clk, çıkış)
En, clk girişi;
giriş [7: 0] Veri;
çıkış [7: 0] çıkış;
her zaman @ (poz clk)
eğer (En) out = Veri;
endmodule
Bu aşamanın amacı esas olarak iki yönlüdür: Birincisi, devir oranını kontrol etmek ve her modülün saat devir olasılığına göre dinamik güç tüketimini daha makul bir şekilde azaltmak için geçitli bir saat birimi eklemektir. İkincisi, olabildiğince dengeli bir yapıya sahip bir saat ağı üretmektir. Güç tüketimini azaltmak için arka uç saat ağacının sentez aşamasına bazı saat arabellekleri eklenebileceği garanti edilebilir. Dökümhane hücre kütüphanesindeki ICG (Integrated Gating) ünitesi, gerçek kod tasarımında doğrudan kullanılabilir.
4.2 Sentez aşamasındaki araçlar entegre kapıya yerleştirilir
Şekil 4 Mantık sentezi sırasında geçitli saat ekleme
#Saat geçitleme seçeneklerini ayarlayın, max_fanout varsayılanı sınırsızdır
set_clock_gating_style -sequential_cell mandalı \
-positive_edge_logic {entegre} \
-control_point öncesi \
-control_sinyal tarama_etkinleştirme
# "Her zaman etkin" ICG'ler ekleyerek daha dengeli bir saat ağacı oluşturun
power_cg_all_registers olarak ayarla
power_remove_redundant_clock_gates true olarak ayarlayın
read_db tasarım.gtech.db
current_design üst
Link
kaynak design.cstr.tcl
# Saat geçişini ekle
insert_clock_gating
derlemek
# Eklenen saat geçitiyle ilgili bir rapor oluştur
Report_clock_gating
Bu aşamanın amacı, güç tüketimini daha da azaltmak için kapılı birimi otomatik olarak yerleştirmek için entegre aracı (DC) kullanmaktır.
Maksimum fanout gibi ICG eklemek için parametre ayarları (şekilde gösterildiği gibi tasarıma bağlı olarak daha büyük fanout, daha fazla güç tasarrufu, daha dengeli fanout, daha küçük eğim), ve minimum_bitwidth parametre ayarı Ek olarak, saat ağ yapısını daha dengeli hale getirmek için daha karmaşık kapı kontrol yapıları için normal olarak açık bir ICG eklemek gerekir.
4.3 Saat ağacının sentez aşamasında güç tüketiminin optimize edilmesi
Şekil 5 İki saat ağaç yapısının karşılaştırılması (a): çok seviyeli derinlik tipi; (b): birkaç seviyeli düz tip
Önce, saat ağacının kapsamlı parametrelerinin saat ağacının yapısı üzerindeki etkisini tanıtın:
Eğriltme: Saat eğriliği, saat ağacının genel amacı.
Ekleme gecikmesi (Gecikme): Saat ağacının düzey sayısındaki artışı sınırlamak için kullanılan saat yolunun toplam gecikmesidir.
Maksimum taranstion: Maksimum dönüştürme süresi, birinci düzey arabellek tarafından çalıştırılabilen arabellek sayısını sınırlar.
Max Capacitance Max Fanout: Maksimum yük kapasitansı ve maksimum fanout, birinci seviye tampon tarafından çalıştırılabilen tamponların sayısını sınırlar.
Genel tasarımda saat ağacı sentezinin nihai amacı, saat çarpıklığını azaltmaktır. Seviye sayısını artırmak ve her bir fanout seviyesini azaltmak, daha fazla arabellek yatırımı yapacak ve daha küçük bir eğrilik elde etmek için her saat yolunun gecikmesini daha doğru bir şekilde dengeleyecektir. Ancak düşük güç tasarımı için, özellikle saat frekansı düşük olduğunda, zamanlama gereksinimleri çok yüksek değildir, bu nedenle saat ağacının neden olduğu dinamik anahtarlama güç tüketimini azaltmak için saat ağacının ölçeğinin azaltılabileceği umulmaktadır. Şekilde gösterildiği gibi, saat ağacının düzey sayısını azaltarak ve yaymayı artırarak, saat ağacının boyutu etkili bir şekilde azaltılabilir. Bununla birlikte, tampon sayısındaki azalma nedeniyle, çok seviyeli bir saat ağacından daha az sayıda seviyeye sahip bir saat ağacı Her bir saat yolunun gecikmesini kabaca dengeleyin ve daha büyük bir çarpıklık elde edin. Saat ağacının ölçeğinin küçültülmesi amacıyla, düşük güçlü saat ağacı sentezinin belirli bir eğriliği artırma pahasına olduğu görülebilir.
Özellikle bu RFID çipi için TSMC 0.18um CMOS LOGIC / MS / RF sürecini kullanıyoruz ve saat frekansı sadece 1.92M, ki bu çok düşük. Bu zamanda, saat, saat ağacı sentezi için kullanıldığında, düşük saat, saat ağacının ölçeğini azaltmak için kullanılır. Güç tüketimi saat ağacı sentezi, esas olarak çarpıklık, gecikme ve geçiş kısıtlamalarını belirler. Fanout'un sınırlandırılması saat ağacı seviyelerinin sayısını artıracağı ve güç tüketimini artıracağı için bu değer ayarlanmamıştır. Kitaplıktaki varsayılan değer. Uygulamada, 9 farklı saat ağacı kısıtlaması kullandık ve kısıtlamalar ve kapsamlı sonuçlar Tablo 1'de gösterilmektedir.
5 Sonuç
Tablo 1'de gösterildiği gibi genel eğilim, hedef eğriliği ne kadar büyükse, son saat ağacı boyutu ne kadar küçükse, saat ağacı tamponlarının sayısı o kadar az ve karşılık gelen dinamik ve statik güç tüketimi o kadar küçüktür. Bu saat ağacını kurtaracak. Tüketim amacı. Hedef eğim 10ns'den büyük olduğunda güç tüketiminin temelde değişmediği ancak büyük çarpıklık değerinin tutma zamanlamasının bozulmasına neden olacağı ve zamanlamayı onarırken takılan tamponların sayısını artıracağı görülebilir. taviz verilmelidir. Şemadan Strateji 5 ve Strateji 6 tercih edilen çözümlerdir. Ek olarak, optimum asimetri ayarı seçildiğinde, Maksimum geçiş değeri ne kadar büyükse, nihai güç tüketiminin o kadar düşük olduğunu da görebilirsiniz. Bu, saat sinyali geçiş süresi ne kadar uzun olursa, gereken enerji o kadar az olduğu şeklinde anlaşılabilir. Ek olarak, gecikme kısıtlaması ayarı mümkün olduğu kadar genişletilebilir ve değerinin nihai güç tüketimi sonucu üzerinde çok az etkisi vardır.
Bizim diğer ürün:
